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          數字IC前端設計高級培訓班
       入學要求

            學員學習本課程應具備下列基礎知識:
            ◆ 電路系統的基本概念。

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           為了保證培訓效果,增加互動環節,我們堅持小班授課,每期報名人數限3到5人,多余人員安排到下一期進行。
       上課時間和地點
    上課地點:【上海】:同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】:電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】:北京中山/福鑫大樓 【南京分部】:金港大廈(和燕路) 【武漢分部】:佳源大廈(高新二路) 【成都分部】:領館區1號(中和大道) 【沈陽分部】:沈陽理工大學/六宅臻品 【鄭州分部】:鄭州大學/錦華大廈 【石家莊分部】:河北科技大學/瑞景大廈 【廣州分部】:廣糧大廈 【西安分部】:協同大廈
    近開課時間(周末班/連續班/晚班)
    數字IC前端設計高級培訓班:2025年7月14日..用心服務..........--即將開課--............................
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         ☆資深工程師授課

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            1、培訓過程中,如有部分內容理解不透或消化不好,可免費在以后培訓班中重聽;
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            數字IC前端設計高級培訓班
    課程說明
    本課程講授基于Synopsys EDA tools構成的ASIC/SOC數字電路前端開發流程,授課內容包括電路開發前期的系統定義、功能劃分、RTL代碼編寫技巧、驗證平臺TestBench編寫技巧、電路仿真技巧、ASIC綜合技術、ASIC靜態時序分析技術、DFT設計等。學員通過運用數字邏輯、硬件描述語言完成一個中等規模的專題項目設計,在課程過程中掌握數字集成電路的coding、仿真、綜合、靜態時序分析、可測性設計、一致性驗證等一系列數字電路前端流程中的設計技巧,終使學員達到能獨立完成中等規模電路模塊的前端設計水平。
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    一、部分預備知識回顧
    重點回憶預備課程內容,講解設計流程,Verilog基礎知識以及仿真基本知識,UNIX基礎知識,設計database的管理。
    二、ASIC綜合技術
    ??? 重點講解數字電路設計的綜合技術的基本概念,綜合流程和工程經驗,使學員掌握基于synopsys DC的綜合技巧。
    內容包括:?
    綜合機理的分析;組合電路和時序電路實現規則和實例分析;基于tcl綜合的流程,優化處理和調試技術;綜合處理與后端流程的聯系;可綜合代碼技術;需深入研究的內容;LPC 接口模塊綜合實驗
    三、ASIC DFT技術
    ??? 介紹可測試設計技術,使學員掌握基于Synopsys DFT 的可測性電路設計方法
    內容包括:
    背景分析;組合電路和時序電路的測試;可測試設計;需深入研究的內容;DFT compile 使用(基于TCL的可測試性設計流程);LPC接口模塊DFT實驗
    四、ASIC 靜態時序分析技術
    ??? 介紹靜態時序分析技術;使學員掌握基于Synopsysy PrimeTime的靜態時序分析技術。
    內容包括:
    背景分析;電路時序分析的基礎內容;工具的使用;靜態時序分析模式選擇;注意事項及需深入研究的內容;LPC接口模塊實驗
    五、一致性驗證(Formal)技術介紹(2學時)
    ??? 介紹一致性驗證技術,使學員了解基于Synopsys Formality 的一致性驗證方法
    內容包括:
    背景分析;工具的使用介紹
    六、設計項目
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    使用的EDA工具
    Unix操作系統;vi/vim:verilog輸入;SCCS/CVS 版本管理工具
    Cadence ncverilog:仿真工具;Simvision/nWave/signalscan 波形工具
    synopsys dc:綜合工具;synopsys dft:可測試性設計工具
    synopsys pt:靜態時序分析工具;synopsys formality一致性校驗工具
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    項目實踐:
    本課程專題實驗是構造一個8位CPU(8051)的外部Cache控制器,用于實現CPU通過LPC協議(Intel的一種主板總線協議)訪問外部LPC FW Hub(Burst訪問)的執行程序。本項目包括CPU core接口模塊,控制狀態寄存器模塊,two-way組相聯的cache控制模塊,SRAM控制模塊,LPC 接口模塊。學員可以從中學習如何從IP,標準接口spec和Cache算法入手,進行項目的Architecture設計,完成模塊劃分,設計spec和RTL代碼,建立仿真計劃和仿真環境,完成整個項目的功能仿真到綜合、STA,以及一致性驗證,實現一個較完整的SOC設計流程。設計規模在萬門級。在0.25um工藝庫下,頻率不小于100MHz。
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    培訓目標
    幫助學員熟悉并掌握典型數字ASIC/SOC芯片前端開發流程和設計技巧,以及相關設計軟件的使用,課程結束后學員可積累相當于1年左右的實際工作經驗,能夠獨立完成ASIC/SOC中等模塊的前端設計。
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    報名要求:有數字電路設計和硬件描述語言的基礎或自學過相關課程。
     

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    備案號:滬ICP備08026168號

    .(2012年12月17日........,,,...........................................)...............................................................
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