<dfn id="is4kg"></dfn>
    • 

    <ul id="is4kg"></ul>
    • <abbr id="is4kg"></abbr>
  • <ul id="is4kg"></ul>
    

    <bdo id="is4kg"></bdo>
    



    

    

    
		
	

    

    


    

    

    

    

    

    
 曙海教育集團論壇 →  FPGA專區  → FPGA技術討論區 → 基于狀態機和流水線技術的3DES加密算法及其FPGA設計  
    

    

    



 

    
	
    
	
		
		
    
	    		
	
		
    		
			
			
    	
		
    
	    		
	
    

    

    


    
	
    
	    共有6953人關注過本帖樹形打印
    主題：基于狀態機和流水線技術的3DES加密算法及其FPGA設計
    		

    

    



    
	
    
	
		美女呀，離線，留言給我吧！
    wangxinxin
    		
	
	小大  1樓
	個性首頁
	 | 博客 | 
	信息
	 | 搜索 
	 | 郵箱
	 | 主頁
	 | UC


    

    
  
    
	
    
	
	 加好友  發短信
	
	
	
    
	等級：青蜂俠
	帖子：1393
	積分：14038
	威望：0
	精華：0
	注冊：2010-11-12 11:08:23
	
       		
基于狀態機和流水線技術的3DES加密算法及其FPGA設計  發帖心情 Post By：2010-11-12 13:36:22 


    



    

    
	
	的輸入是28位的，所產生的三個56位密鑰并不是同一時間提供給3DES的，相互之間有16個時鐘的延時，這樣可以保證修改密鑰后并不影響先前流水線的工作。再加上輸入、輸出接口就構成了該設計的總體結構，如圖5所示。限于圖的大小，不影響理解的部分信號沒有畫出。加/解密的流程是先輸入六組28位的密鑰，然后就可以發送需要加/解密的數據了，中間可以有間斷，如果需要更改密鑰，也是先輸入改后的密鑰，再輸入數據，可實時更改，無需等到流水線中最后一組數據加/解密完成。 

    本設計在ALTERA公司的Quartus II環境下用VHDL、Verilog HDL實現設計輸入，采用同步時鐘，成功編譯、綜合、適配和仿真，并下載到Stratix系列FPGA芯片EP1S25F780C5中。在綜合的過程中用邏輯鎖等技術進行了優化。消耗邏輯單元16250個，設計時鐘頻率可達95.07MHz
    
	
    [此貼子已經被作者于2010-11-17 12:01:03編輯過]
    

	

    

    

    		

    

    
  
  

  





    

    
  
支持(0) 中立(0) 反對(0)  單帖管理	 | 引用 | 回復 回到頂部


    

    


    

    
	
    
	
		
		
	
	
		
    		
			
			
    	
		
    
	    		
	
    

    









    








    

    
	
    返回版面帖子列表
    基于狀態機和流水線技術的3DES加密算法及其FPGA設計
    

    

    



    
	
		






    
		
    
		
	    		
	
	

    
		
    
	    		

    

    
	
	
	
     簽名：