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<strong>7.5.1 導入外部的HDL程序模塊</strong>

基于HDL的設計已經盛行了多年，現已積累了有大量的HDL代碼資源和豐富的IP核，因此在各種FPGA設計中，不可避免地要導入一些HDL代碼，以達到最優設計。System generator支持導入HDL設計，能以黑盒子（Black Box）的方式導入VHDL、Verilog HDL以及EDIF設計文件。在模型設計中，黑盒子模塊和普通的System generator一樣，能實現模塊間的互相連接、參與仿真以及被編譯成硬件電路。

1．黑盒子HDL代碼的要求

黑盒子模塊隊導入的HDL代碼格式有一定的限制，其具體要求如下：

<ul>
<li>HDL實體的名字不能和設計中已有的模塊名字重復； 
<li>頂層黑盒子實體中不能出現雙向端口； 
<li>對于Verilog黑盒子，其模塊和端口名必須小寫，且命名要規范； 
<li>HDL模塊的時鐘信號以及時鐘使能信號都必須是標準邏輯類型，即不能使用矢量輸入信號，如： 
input clk1, clk2;是合法的 
input [1:0] clk; 是不合法的 
<li>黑盒子代碼的時鐘和時鐘使能信號必須成對出現，即出現一個時鐘信號，則必須有一個時鐘使能信號。且時鐘信號的名字中必須包含字符串clk，時鐘使能信號的名字必須包含字符串ce，一對時鐘信號和時鐘使能信號的名字只能有clk和ce不同，如my_clk_1和my_ce_1。 </li></ul>
2．黑盒子配置向導

System Generator提供了由HDL代碼到黑盒子模塊轉化的可配置向導，用于簡化整個流程。可配置向導首先檢查VHDL、Verilog代碼的語法檢查，然后根據語義分析的結果將其轉換成.m函數，最后再將.m函數和黑盒子模塊關聯起來。生成的可配置.m函數是否可用取決于導入的HDL代碼的復雜度。將在5.5.1節給出說明，指出在哪些細節下，必須對其生成的代碼進行手工修改以修正可配置向導的不足。

1) 啟動可配置向導

當在設計中添加一個黑盒子模塊時，配置向導會自動啟動。注意：在添加黑盒子之前，要將導入的HDL文件放在設計模型的文件夾中。可配置向導只在設計文件.mdl所在的文件中尋找.v和.vhd文件，如果沒有找到相關文件，則會彈出警告提示對話框，如圖7-47所示。

圖7-47 警告提示對話框

當找到.v或者.vhd文件后，可配置向導會彈出一個新的對話框，并列出所有HDL文件，如圖7-48所示。然后選中要導入的文件，點擊“Open”按鈕即可完成整個流程。自動生成的.m文件的名字為 “&lt;module&gt;_config.m”，且存放在設計文件夾中。&lt;module&gt;就是導入的HDL文件的名字。

圖7-48 列出的HDL文件

<p align="left">2) 可配置向導的一些細節

可配置向導在運行過程中會自動提取大量的信息，并執行相應的轉換，但是有些細節必須通過手動修改才能完成，如表7-12所示。另外，可配置向導會在.m函數相應的地方添加注釋以提示設計人員。

<p align="center">表7-12 向導細節描述列表

說明：上面顯示的是代碼內容。您可以先檢查過代碼沒問題，或修改之后再運行.